現(xiàn)在已經(jīng)有10nm和7nm的全節(jié)點工藝，正在研發(fā)5nm和3nm工藝。同時引入了越來越多的半節(jié)點或“node-let”技術(shù)，包括12nm，11nm，8nm，6nm和4nm。

 

Node-let在全節(jié)點工藝的基礎(chǔ)上發(fā)展而來。比如，12nm和11nm比16nm/14nm的版本稍先進，8nm和6nm與7nm屬于相同類別。

 

節(jié)點名稱不像以前那樣直接反映晶體管的實際尺寸。一些芯片制造商通過大肆吹捧節(jié)點名稱來顯示其在工藝競賽中的龍頭地位。事實上，其中的數(shù)字是隨意定義的，許多業(yè)內(nèi)人士僅把它們當作營銷術(shù)語。

 

節(jié)點的數(shù)字很容易理解。對于代工廠客戶來說，挑戰(zhàn)在于決定使用哪個工藝進行設(shè)計以及是否可以提供價值。隨著IC設(shè)計成本的增加，客戶不再能負擔(dān)得起每個節(jié)點開發(fā)一個新的芯片。西門子（Siemens）旗下Mentor的總裁兼首席執(zhí)行官Wally Rhinesyu 說，“所以你必須比較和選擇，了解自己的需求和代工廠的能力。”

 

對于代工廠來說，難度在于拓展所有這些新工藝，新的10nm和7nm工藝預(yù)計將在2018年進行大批量生產(chǎn)，新工藝是當前16nm / 14nm finFET晶體管的縮小版，并且更加復(fù)雜。finFET中，電流的控制是通過將柵極加到鰭的三個面上實現(xiàn)的。

 

                      

                                                   圖1：FinFET與平面晶體管  

 

第一代10nm / 7nm工藝將采用光刻和多圖案成形設(shè)計（multiple patterning），引入了更多的掩膜層和更小的特征尺寸。缺陷更難被發(fā)現(xiàn)。10nm/7nm的工藝中不同制造設(shè)備的差異也變得更難處理。

 

顯然，這個行業(yè)面臨一些挑戰(zhàn)，“7nm晶圓代工產(chǎn)品的使用可能令人失望，”Gartner的分析師Samuel Wang說，“我之所以這樣認為，是因為設(shè)計者首個7nm芯片的硅成品率遠遠低于以前的節(jié)點。設(shè)計成本高，設(shè)計復(fù)雜，與合作者深入合作需求高，這些都使一次性設(shè)計成功7nm的SOC變得遙不可及。”

 

一段時間后，芯片制造商發(fā)現(xiàn)有可能會解決這個問題。之后，為了簡化這個過程，供應(yīng)商希望在7nm和/或5nm工藝的第二階段加入極紫外（EUV）光刻。但是，EUV也存在一些挑戰(zhàn)。

 

FinFET預(yù)計將縮小至5nm。 除此之外，芯片制造商正在研究各種下一代晶體管類型。 客戶也正在評估其他選項，如高級包裝。

 

總的來看，全節(jié)點工藝周期從傳統(tǒng)的2年增加至2.5到3年。盡管如此，在全節(jié)點和半節(jié)點技術(shù)基礎(chǔ)上，業(yè)界面臨著以更快速度提供更多更復(fù)雜技術(shù)的壓力。應(yīng)用材料（Applied Materials）半導(dǎo)體產(chǎn)品集團高級副總裁Prabu Raja說，“這個行業(yè)正在快速地發(fā)展，客戶每年都在推動我們在各個方面做出新的改變。”



本文關(guān)鍵詞：晶圓

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